Warum müssen die in den USA hergestellten KI-Chips nach Taiwan zum Packaging geschickt werden?

Obwohl einige Hochleistungs-KI-„A-I“-Chips bereits in den USA produziert werden, müssen sie wegen der stark konzentrierten Kapazitäten in den nachgelagerten Fertigungsprozessen dennoch über See nach Taiwan verschifft werden, um dort die fortschrittliche Verpackung zu durchlaufen. Dieses globale Arbeitsteilungsmodell ist zwar auf einem ausgereiften technologischen System aufgebaut, macht „fortgeschrittenes Packaging“ jedoch zum derzeit verletzlichsten Engpass in der KI-Lieferkette. Dieses Video stammt aus einer CNBC-Dokumentation und enthält eine Zusammenfassung der wichtigsten Punkte.

Warum fortgeschrittenes Packaging für Künstliche Intelligenz wichtig ist

KI-Workloads benötigen große Mengen an Daten. Die fortschrittlichen Verpackungstechnologien (zum Beispiel TSMCs CoWoS oder Intels EMIB) ermöglichen es Ingenieuren, Hochbandbreiten-Speicher direkt neben den Rechenchips in derselben Verpackung zu platzieren. So wird ein hochdichter, hocheffizienter Kommunikationskanal geschaffen, der dadurch einen Datenübertragungs-Engpass vermeidet.

Jeder KI-Chip, egal ob GPU oder kundenspezifischer ASIC, muss am Ende mit einer Leiterplatte verbunden werden, damit er in Server-Racks betrieben werden kann. Fortschrittliche Verpackungstechnologien liefern die notwendigen Verbindungen und beinhalten typischerweise zehntausende Mikrodrähte, um sicherzustellen, dass diese leistungsstarken Chips mit der Außenwelt interagieren können. Da das Wachstumstempo der Anforderungen an diese hocheffizienten, komplexen Konfigurationen die Erwartungen übertrifft, sind die begrenzten Kapazitäten für diese fortgeschrittenen Packaging-Technologien zu einem der wichtigsten Engpässe in der Branche geworden.

Fortgeschrittenes Packaging als Schlüssel zum Durchbrechen der Memory Wall

Die traditionelle Halbleiterfertigung legt den Schwerpunkt auf das Verkleinern von Transistoren. Doch wenn sich die physikalischen Grenzen eines einzelnen Chips der Obergrenze nähern, wird „Advanced Packaging“ „fortgeschrittenes Packaging“ zum entscheidenden Schlüssel, um die „Memory Wall“ „Speicherwand“ zu durchbrechen. Durch das Zusammenführen mehrerer Rechenkerne und High Bandwidth Memory, HBM (Hochbandbreiten-Speicher)-Speicher in ein und demselben Substrat lässt sich ein hochdichter und hocheffizienter Kommunikationskanal aufbauen, der die Datenübertragungsverzögerung senkt. Derzeit gehen die Technologietrends von 2.5D-Packaging hin zu 3D-Integration; letztere verkürzt durch Die-to-Die stacking „vertikales Stapeln von Chips“ erheblich die physische Distanz für die Signalübertragung, sodass sich innerhalb des begrenzten Platzes in Rechenzentren mehr Verarbeitungsleistung integrieren lässt.

TSMC setzt auf fortgeschrittenes Packaging mit CoWoS, um Intels EMIB entgegenzutreten

Die beiden globalen Foundries TSMC und Intel entwickeln unterschiedliche Verpackungsarchitekturen für den KI-Bedarf. TSMCs eingesetzte CoWoS-Technologie (Chip on Wafer on Substrate) nutzt eine Silikon-Interposer (Silicon Interposer) als vermittelnde Brücke und verfügt über eine extrem hohe Dichte an Verdrahtungsmöglichkeiten. Sie hat sich bereits zu Spezifikationen wie CoWoS-L weiterentwickelt, die größere Speicherstapel unterstützen. Intel entwickelt hingegen die Embedded Multi-Die Interconnect Bridge (EMIB)-Technologie; dabei wird keine vollflächige Interposer verwendet, sondern lokale Silikonbrücken werden in das Substrat eingebettet. Ziel ist es, die Materialausnutzung zu verbessern und die Kosten zu senken. Beide Unternehmen haben außerdem jeweils SOIC- und Foveros-Direct-Technologien auf den Markt gebracht und wetteifern um eine führende Position im künftigen 3D-Packaging-Markt.

Wie kann man die geostrategischen Lieferkettenrisiken breakeven?

Derzeit sind die Kapazitäten für fortgeschrittenes Packaging stark in Asien konzentriert, insbesondere in Taiwan und Südkorea. Diese geografische starke Konzentration führt zu Diskussionen über geopolitische Risiken und Logistikeffizienz: Beispielsweise müssen manche in den USA hergestellte Chips noch nach Taiwan zurückgebracht werden, um die letzte Fertigungsstufe zu durchlaufen. Das erhöht nicht nur die Transportzeit, sondern bringt auch potenzielle regionale und politische Risiken mit sich. Um auf dieses Phänomen zu reagieren, plant TSMC, in den ersten Schritten Werke für fortgeschrittenes Packaging im US-Bundesstaat Arizona aufzubauen, und Intel weitet schrittweise sein Packaging-Geschäft auch in den USA aus. Dies zeigt, dass die Halbleiterindustrie versucht, Produktionsknoten zu diversifizieren, um die Widerstandsfähigkeit der Lieferkette zu stärken.

Das Wachstumstempo der Nachfrage auf dem Markt für KI-Chips übersteigt die Erwartungen an Investitionen in der Anfangsphase der Branche, was im Packaging-Bereich zu deutlich erkennbaren Kapazitätsengpässen führt. Da führende Unternehmen wie NVIDIA (NVIDIA) die meisten CoWoS-Kapazitäten bei TSMC vorbestellt haben, stehen andere Wettbewerber und Entwickler kundenspezifischer anwendungsspezifischer integrierter Schaltkreise (ASICs) bei der Kapazitätsakquise vor Herausforderungen. Um die Lücke zu schließen, erhöhen die wichtigsten Wafer-Foundries und Drittanbieter-Fachunternehmen für Packaging und Test (OSAT) derzeit schnell ihre Investitionsausgaben. Sie versuchen, durch die Erweiterung von Anlagen und Fabriken die Marktnachfrage nach Hochleistungs-Interconnect-Technologien zu decken.

Dieser Artikel: Warum sollen die in den USA hergestellten KI-Chips nach Taiwan zum Packaging verschifft werden? Erstmals erschienen bei 鏈新聞 ABMedia.